以前聊芯片制造，谁不提光刻机就得被当成外行——ASML的EUV光刻机，那可是比春运火车票还难抢 的硬通货，一台卖3亿多欧元，台积电、三星抢破头，咱们想买还得看人家脸色。但最近半导体圈炸了 个大新闻：英特尔高管当众放话"光刻将不再那么重要"，台积电说High-NA EUV至少5年不用，三星把 DRAM生产计划推迟到2030年。花天价买回来的顶级光刻机，居然开始"吃灰"？这哪是技术迭代，分明 是半导体圈的"真香定律"失灵了！ 这时候，刻蚀技术突然成了"关键先生"。 一、High-NA EUV：从"天价顶配"到"仓库积灰" 要聊清楚这事儿，得先说说High-NA EUV是个啥。简单说，它就是ASML推出的"光刻机Pro Max Ultra 版"——普通EUV用的是0.3数值孔径（NA），能刻13.5nm的线；High-NA EUV把NA提到0.55，理论上 能刻8nm，号称"为1nm以下制程而生"。2023年那会儿，这玩意儿火得一塌糊涂：英特尔2018年就下 单，2023年底催着ASML交货；台积电、三星紧随其后，生怕晚一步就落后对手一代工艺。ASML自己 也吹："High-NA EUV将定义半导体的下一个十年！" ...

硅芯科技主要从事新一代2.5D/3D堆叠芯片EDA软件设计，团队致力于新一代2.5D/3D堆叠芯片EDA软 件开发，专注于后端核心实现流程。 硅芯科技自研3Sheng Integration Platform，实现三维堆叠芯片的系统级规划、物理实现与分 析、可测性与可靠性设计等，集成"系统-测试-综合-仿真-验证"五引擎合一，具有统一数据底 座，支持三维异构集成系统的敏捷开发与可定制化的协同设计优化，并在多个功能和性能上具有 独创性。 三维堆叠芯片（2.5D/3D/3.5D/SoW）包含多个堆叠芯片（Stacked Die），这些Die通过中介 层上特殊过孔（via）或互连凸块（bump）来实现所需的连接。然而，微凸块与Die间互连、 硅通孔和相关晶圆薄化以及无源中介层的键合，均是不可逆过程，相较传统SoC开发研制，多 样化封装测试和新的结构流程给复合堆叠带来新的测试流程和可测性需求。 以下文章来源于硅芯科技 ，作者Robin 硅芯科技 . 硅 芯 科 技 的 3Sheng Integration EDA 是 如 何 帮 助 3DIC 设 计 ， 在 新 的 测 试 流 程 的 键 合 （bonding）前后 ...