Core Viewpoint - The article discusses the challenges and potential solutions related to high numerical aperture (NA) EUV lithography, particularly focusing on the issues of mask stitching and the implications of larger mask sizes on manufacturing efficiency and yield [1][2][9]. Group 1: Challenges of High NA EUV Lithography - The transition to high NA (0.55) EUV lithography presents significant challenges in circuit stitching between exposure fields, impacting design, yield, and manufacturability [1][2]. - The use of deformable optics in high NA systems reduces the exposure area of standard 6×6 inch masks by half, complicating the alignment and yield of critical layers [2][3]. - Misalignment at the stitching boundaries can lead to significant errors in critical dimensions, with a 2nm misalignment potentially causing at least a 10% error in pattern dimensions [2][3]. Group 2: Impact on Yield and Performance - The reliance on precise calibration in advanced lithography is crucial to avoid interference between features across different masks, which can lead to yield issues [3][4]. - The introduction of stitching-aware design strategies is necessary to mitigate performance degradation, with potential frequency reductions of up to 3% and increased power consumption by 3% in worst-case scenarios [5][6]. - Optimizations in design can reduce the impact of stitching on performance, with some strategies achieving a reduction in stitching area loss to below 0.5% and performance degradation to around 0.2% [6][8]. Group 3: Solutions and Industry Perspectives - Increasing the mask size to 6×11 inches could eliminate stitching issues and improve throughput, although it would significantly increase equipment costs and require extensive changes to existing manufacturing infrastructure [9][10]. - The production of larger masks poses additional challenges in stress management and defect control, which are already critical in EUV mask fabrication [10][11]. - Despite the technical advantages of larger masks, industry skepticism remains regarding the associated costs and the need for upgrades to meet future technology nodes [11].

公众号记得加星标⭐️，第一时间看推送不会错过。 来源：内容来自semiengineering 。 要使高 NA EUV 光刻技术发挥作用，需要采用适合制造的方法来拼接电路或对更大的掩模进行全面改 变。 曝光场之间的电路拼接对高数值孔径 (0.55) EUV 转换的设计、良率和可制造性提出了挑战。替代方 案是彻底将 6×6 英寸掩模版改为 6×11 英寸掩模版，从而消除电路拼接，但需要几乎完全更换掩模版 制造基础设施。 现代多核 SoC 具有越来越大的片上内存，通常难以保持在光罩极限内，即 193nm 浸没式和 EUV 光 刻的面积为 26 平方毫米，而由于变形镜头，高 NA 的光罩面积会缩小到该尺寸的一半。将中介层纳 入封装中允许晶圆厂将此类设计拆分为芯片，但中介层仍然必须适合标准场大小。该尺寸由光罩尺寸 （6×6 英寸）决定，光刻扫描仪会将其缩小 4 倍（最大为 676 平方毫米）。对于高 NA（0.55） EUV，该场要小一半，这也会使 EUV 工具的吞吐量减半。结果是每两次曝光的图案都必须拼接在一 起。 IBM研究员Christopher Bottoms 在最近的 SPIE 先进光刻与图案技术会议上表示 ...

在高NA曝光中，入射光以较小的角度照射到光罩上。由于EUV光学元件具有反射性，入射光可能 会在到达晶圆之前与折射光发生干扰。新思科技（Synopsys）的应用工程师Zachary Levinson解 释说，高NA系统使用变形镜头来避免这个问题，在一个方向上缩小4倍，在另一个方向上缩小8 倍。遗憾的是，这种解决方案会将标准6×6英寸光罩的曝光范围减半。 将单个电路层分割到多个光罩上会立即引发良率问题，尤其是对于尺寸本身就极具挑战性的关键 层。除了设计的两半必须彼此精确对准外，它们还必须与上方的完整场层对准。Levinson 估计， 2nm 的掩模间套刻误差将导致图案关键尺寸至少出现 10% 的误差，且不考虑任何其他误差源。 要使高NA EUV 光刻技术发挥作用，需要采用适合制造的方法来拼接电路或对更大的掩模进 行全面改变。 曝光场之间的电路拼接对高数值孔径 (0.55) EUV 转换的设计、良率和可制造性提出了挑战。替代 方案是彻底将 6×6 英寸掩模版改为 6×11 英寸掩模版，从而消除电路拼接，但需要几乎完全更换 掩模版制造基础设施。 现代多核 SoC 具有越来越大的片上内存，通常难以保持在光罩极限内，即 ...

制造纳米级元件的能力使得高性能设备的生产成为可能，并推动了许多行业的技术进步。 光刻技 术的进步通常围绕半导体研究和晶体管（可以改变电信号的微型元件）尺寸的不断减小展开，因此 越来越多的晶体管被塞入计算机芯片中，形成逻辑元件，以便在纳米级进行决策。最近，美国和欧 盟的支出凸显了持续进行晶体管研究的重要性。美国政府签署了一项2800亿美元的一揽子计划，即 《芯片与科学法案》，以刺激美国芯片业的发展；而欧盟则提议斥资500亿美元，到2023年将其芯 片产量翻一番。此外，台湾半导体制造公司决心通过开辟新的微芯片市场来跟上摩尔定律的步伐。 到2025年，该工厂将耗资330亿美元。然而，并非所有进步都仅仅集中在计算机处理能力上。例 如，在医疗保健行业，微型化已经带来了诸如使用腹腔镜摄像机进行微创手术等发展。用于即时诊 断的芯片实验室技术和改进的植入式设备。受益于这些进步的其他行业包括能源，通讯和感知。 光刻是一种能够在基板上形成结构图案的制造技术两种最常见的光刻技术是光刻（PL），它涉及 将光通过掩模施加到感光抗蚀剂上以生成结构和电子束光刻 (EBL)，其中电子扫描覆盖有敏感抗蚀 剂的表面，电子束打开和关闭以在所需位置 ...

"宁波膜智信息科技有限公司"为势银（TrendBank）唯一工商注册实体及收款账户 势银研究： 势银产业研究服务 势银数据： 势银数据产品服务 然而，扇出型晶圆级封装(FOWLP) 的制造面临着诸多新的工艺挑战。其中最大的挑战之一是提供 能够在远低于以往要求的温度下（例如 350°C - 380°C）固化的新型高温电介质。HD8900 系列等低 温固化电介质可在 200°C 左右固化，因此与 FO-WLP 封装中使用的环氧成型材料兼容。这些新型 低温固化电介质也专为 MRAM、RF、INFO、CMOS MEMS 和背面 RDL 应用等市场而开发，这些 市场中的基底、其他材料或器件封装本身对温度敏感，需要低温固化电介质。 FO-WLP 的下一个主要工艺挑战是消除重构晶圆本身不必要的翘曲，这种翘曲是由硅环氧层与其上 方的聚合物 RDL 层之间严重的热膨胀系数 (CTE) 不匹配造成的。此外，还有一个额外的挑战，即 如何消除影响重新分布的不必要的"芯片偏移"层图案化和对准，尤其是在需要芯片堆叠时。接下 来，设计师需要在"面朝上"和"面朝下"的构建能力之间做出选择，以应对芯片和模具之间的高形貌 和非平面性。最后，铜R ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容 编译自 eenewseurope ，谢谢。 据报道，初创公司Lace Lithography AS（挪威卑尔根）正在开发一种光刻技术，该技术使用向表 面发射的原子来定义特征，其分辨率超出了极紫外光刻技术的极限。 该公司由卑尔根大学首席执行官 Bodil Holst 教授和首席技术官 Adria Salvador Palau 于 2023 年 7 月共同创立，后者在卑尔根大学获得博士学位，但目前在西班牙巴塞罗那运营。 传统的 EUV 系统使用 13.5nm 波长的光，通过一系列反射镜和掩模在晶圆上形成图案。原子光刻 技术能够实现直接无掩模图案化，其分辨率甚至小于受波长限制的 EUV 系统所能达到的分辨率。 该公司在其网站上声称："通过使用原子代替光，我们为芯片制造商提供了领先当前技术 15 年的 功能，而且成本更低、能耗更低。" Salvador Palau 和 Holst 教授共同撰写了一篇发表在《物理评论 A》上的论文，题为《利用中性 氦原子进行真实尺寸表面映射》。该论文详细介绍了立体氦显微镜的实现和操作。 Lace Litho 所称的 BEUV 理论上 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容 编译自 eenewseurope ，谢谢。 据报道，初创公司Lace Lithography AS（挪威卑尔根）正在开发一种光刻技术，该技术使用向表 面发射的原子来定义特征，其分辨率超出了极紫外光刻技术的极限。 Lace Litho 所称的 BEUV 理论上可以实现更精细的特征，支持晶体管的持续小型化并延伸摩尔定 律。 该公司由卑尔根大学首席执行官 Bodil Holst 教授和首席技术官 Adria Salvador Palau 于 2023 年 7 月共同创立，后者在卑尔根大学获得博士学位，但目前在西班牙巴塞罗那运营。 传统的 EUV 系统使用 13.5nm 波长的光，通过一系列反射镜和掩模在晶圆上形成图案。原子光刻 技术能够实现直接无掩模图案化，其分辨率甚至小于受波长限制的 EUV 系统所能达到的分辨率。 该公司在其网站上声称："通过使用原子代替光，我们为芯片制造商提供了领先当前技术 15 年的 功能，而且成本更低、能耗更低。" https://www.eenewseurope.com/en/lace-lithography-uses-atoms-t ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容来自imec，谢谢。 2025 年 3 月 20 日 -纳米电子和数字技术领域的世界领先研究和创新中心 Imec 和光学和光电行业 领先技术公司、微芯片生产关键部件供应商蔡司半导体制造技术公司 (SMT) 正在加强合作，利用最 先进的半导体技术和制造专业知识推进 imec 的 NanoIC 试验线，用于 2 纳米以下的研发。因此， 双方签署了战略合作伙伴协议 (SPA)。 为未来半导体制造技术开展紧密合作 签署的战略合作协议将延长 imec 与蔡司自 2019 年起建立的现有战略合作伙伴关系，直至 2029 年。蔡司 SMT 首席技术官兼管理团队成员Thomas Stammler解释说："我们非常高兴能够加强与 imec 的合作，与其强大的合作伙伴网络共同推动未来的半导体技术发展。"自 1997 年以来，imec 和蔡司半导体制造技术部门一直致力于开展各种联合项目，以进一步发展摩尔定律，该定律继续推 动微芯片和内存处理器性能的持续提升。imec 总裁兼首席执行官 Luc Van den hove 表示："对于尖 端半导体技术的研发，像蔡司这样的行业合作伙伴的 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容来自semiengineering，谢谢。 工艺稳定性需要不断警惕和微调。就 EUV 而言，它还需要在发电、设备和耗材方面进行大量投 资。如今，这些成本仍然是广泛采用的障碍。但该行业并没有停滞不前。正在进行密集的研究和开 发工作，目标是从新型光刻胶材料和更强大的光源到先进的掩模写入器和复杂的 AI 驱动工艺控制 等各个方面。 "晶圆厂的生产力取决于多种因素——产量、工艺效率和准确的图案转移，"Irresistible Materials 首席执行官 Dinesh Bettadapur 表示。"减少曝光剂量、提高光刻胶灵敏度和减少缺陷都是让 EUV 更具成本效益的关键因素。" AI 需求曲线转为垂直 对先进节点半导体的不断增长的需求正在重塑行业。AI 工作负载、高带宽内存 (HBM) 以及下一 代移动和计算设备都在推动向更精细工艺节点的转变。每次迭代都需要使用 EUV 的更复杂的制造 技术，而高 NA EUV 正在成为 1.8nm 及以下大规模生产的唯一可行途径。 人工智能芯片的需求正在呈指数级增长，但成本和复杂性限制了这项技术只能由少数几家公司掌 握。这种情 ...