最近，英特尔在电子元件技术大会（ECTC）上披露了多项芯片封装技术突破，尤其是EMIB-T，用于提 升芯片封装尺寸和供电能力，以支持HBM4/4e等新技术。 自新CEO陈立武上任以来，英特尔基本盘看来日益稳固，而新技术也进展颇大。 此外还包括新分散式散热器设计和新的热键合技术，可提高可靠性和良率，并支持更精细的芯片间连 接。 EMIB-T（Embedded Multi-die Interconnect Bridge with TSV）：是嵌入式多芯片互连桥接封装技术的重 大升级版本，专为高性能计算和异构集成设计。 EMIB-T的技术升级主要集中在三个方面：引入TSV垂直互连、集成高功率MIM电容器和跃升封装尺寸 与集成密度。 首先，在传统EMIB的硅桥结构中嵌入硅通孔（TSV），实现了多芯片间的垂直信号传输。 与传统EMIB的悬臂式供电路径相比，TSV从封装底部直接供电，将电源传输电阻降低30%以上，显著 减少了电压降和信号噪声。 这项设计使其能稳定支持HBM4和HBM4e等高带宽内存的供电需求，同时兼容UCIe-A互连技术，数据 传输速率可达32 Gb/s+。 作者：周源/华尔街见闻 这些芯片设计依赖于日益 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 英 特 尔 Arrow Lake 架 构 的 晶 圆 照 片 （ Die shots ） 已 被 公 布 ， 全 面 展 示 了 其 " 芯 粒"（chiplet/tile）设计的全貌。Andreas Schiling在X平台上分享了多张Arrow Lake的近距离照 片，揭示了其各个芯粒的布局以及计算芯粒内部核心的排布。 第一张照片展示了英特尔桌面版Core Ultra 200S系列CPU的完整晶圆图像：左上角是计算芯粒 （compute tile），下方是I/O芯粒（IO tile），右侧是SoC芯粒和GPU芯粒。左下和右上两个区 域是"填充芯粒"（filler dies），用于提供结构上的支撑与稳定性。 点这里加关注，锁定更多原创内容 *免责声明：文章内容系作者个人观点，半导体芯闻转载仅为了传达一种不同的观点，不代表半导体芯闻对该 观点赞同或支持，如果有任何异议，欢迎联系我们。 计算芯粒采用台积电最先进的N3B制程工艺，面积为117.241平方毫米；I/O芯粒和SoC芯粒则使 用台积电较旧的N6工艺，分别为24.475平方毫米和86.648平方毫米。所有芯粒都安 ...