Core Insights - Soitec and Powerchip Semiconductor Manufacturing Corporation (PSMC) have announced a strategic collaboration to develop ultra-thin Transistor Layer Transfer (TLT) technology for advanced 3D chip stacking [1][2] - The collaboration aims to enhance semiconductor designs, making chips more powerful, compact, and energy-efficient, with applications in smartphones, AI devices, and autonomous driving systems [3][4] Company Overview - Soitec is a leader in innovative semiconductor materials, generating sales of €0.9 billion in fiscal year 2024-2025 and holding over 4,000 patents [8] - PSMC is the seventh-largest pure-play foundry globally, with a production capacity of over 2.1 million 12-inch equivalent wafers annually and a new fab in Taiwan with a planned capacity of 1.2 million wafers [11] Technology Details - The TLT technology enables the stacking of multiple transistor layers vertically, supporting advanced 3D transistor architectures and optimizing power performance [5][6] - Soitec's TLT substrate utilizes Smart Cut™ technology and infrared laser release processing, allowing for ultra-thin semiconductor layers ranging from 5nm to 1µm [6] Collaboration Impact - The partnership reflects a commitment to advancing 3D integration and meeting the industry's demand for faster, more energy-efficient chips [4][7] - The collaboration builds on existing France-Taiwan initiatives in AI and semiconductor technologies, enhancing global cooperation in the sector [7]

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：本文编译自semiengineering，谢谢。 混合方法有所帮助，堆叠更多层HBM也同样有效。三星、SK 海力士和美光是仅有的几家生产 HBM 的公司。三星以此为跳板，开始针对特定工作负载定制 HBM。但最佳解决方案是 HBM 和 SRAM 的结合，而代工厂最新的路线图展示了不同存储器的复杂组合，其互连间距非常紧密，以 促进数据移动。 英特尔最新的架构显示，14A 逻辑层直接堆叠在 SRAM 层上方。 英特尔代工厂、台积电和三星代工厂正在争相提供完整 3D-IC 的所有基础组件，这些组件将在未 来几年内以最小的功耗实现性能的大幅提升。 人们将大量注意力集中在工艺节点的进步上，但成功的3D-IC实现远比仅仅扩展数字逻辑复杂得 多，也更全面。它需要新材料，以及处理更薄基板并将其组装的不同方法。它涉及不同的背面供电 方案、各种类型的桥接器、多芯片通信的接口标准以及新的互连技术和方法。此外，它还需要对 EDA 工具和方法、数字孪生、多物理场仿真进行重大变革，以及重组工程团队和流程，并在从设 计到制造的整个流程的多个阶段融入人工智能。 3D-IC 已出现在代工厂的内部路 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容来自 scitechdaily，谢谢。 "显微镜无法同时清晰地看到两个十字线，因为层与层之间的间隙高达数百微米，而层与层之间重 新聚焦的运动会导致芯片发生移动，进一步错位。" 博士生兼论文第一作者 Maryam Ghahremani 说道。此外，"能够分辨的最小特征由衍射极限决定，约为 200 纳米。" 她补充道。 纳米级检测的突破 Arbabi 及其团队发明的全新对准方法无需移动部件，能够以更小的尺度测量远距离层之间的错 位。研究人员原本希望达到 100 纳米的精度。然而，他们的方法在左右测量（x 轴和 y 轴）时， 误差高达 0.017 纳米，在评估两个芯片之间的距离（z 轴）时，误差高达 0.134 纳米。 "假设有两个物体。通过观察穿过它们的光线，我们可以看到其中一个物体相对于另一个物体是否 移动了一个原子大小，"阿尔巴比说道，这远远超出了他们的预期。肉眼可以发现小至几纳米的误 差，而计算机甚至可以读取更小的误差。 马萨诸塞大学阿默斯特分校的研究人员开发了一种新的对准3D半导体芯片的方法，即通过用激光 照射芯片上图案化的同心超透镜，从而生成全息图。他 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容编译自semiengineering，谢谢。 3D-IC 和小芯片的概念让整个行业兴奋不已。它可能标志着 IP 行业发展的下一个阶段，但到目 前为止，技术困难和成本限制了只有少数几家公司使用它。即使在这些公司中，他们似乎也没 有看到异构集成或重用带来的好处。 实现这一目标的尝试并不新鲜。"十年前，我们试图创建一种用于构建芯片的架构，"Marvell 技术副 总裁兼定制解决方案首席技术官 Mark Kuemerle 表示。"我们的目标是非常民主的，能够定义一种 结构，人们可以将多个芯片组合在一起以构建给定的功能。神奇的是，通过将这些较小的芯片组合 在一起，我们可以使用耗电少得多的接口。我们可以将过去庞大、耗电、复杂、昂贵的系统构建成 基于芯片的系统，从而提高整体效率。更重要的是，它可以节省大量的开发成本，并大大节省整体 芯片成本。但结果并非如此。我们最终的结果是，只有屈指可数的少数公司有能力开发芯片。" 那么为什么要这么做呢？其中一个主要驱动因素是，重要但不具差异化的内容数量不断增加。西门 子 EDA 中央工程解决方案总监 Pratyush Kamal 表示： ...