如果您希望可以时常见面，欢迎标星收藏哦~ IEEE IEDM 会议由 IEEE 电子器件学会主办，是全球规模最大、最具影响力的论坛，旨在展 示晶体管及相关微纳电子器件领域的突破性进展。 在第 70 届 IEEE IEDM 会议上，他们以"塑造未来的半导体技术"分享了芯片的未来技术。我 们摘录如下，以飨读者。 先进的逻辑技术 基于纳米片的晶体管以及由纳米片构建的3D互补场效应晶体管 (CFET) 是延续摩尔定律微缩的关 键，因为现有的FinFET架构正在达到其性能极限。纳米片是一种环栅 (GAA) 晶体管架构，其中 硅堆叠的沟道完全被栅极包围。它们比FinFET具有更好的静电控制、相对较高的驱动电流和可变 的宽度。而CFET是高度集成的3D设计，其中n-FET和p-FET纳米片相互堆叠。这些堆叠器件可以 单片构建（在同一晶圆上），也可以顺序构建（在单独的晶圆上构建，然后进行转移和集成）。 堆叠器件本质上使晶体管密度翻倍，而无需增加器件尺寸，从而实现更强大的功能，并提高功率效 率和性能。在 IEDM 2024 上，多篇论文推动了以下领域的最前沿研究： 一、台积电全新业界领先的 2 纳米 CMOS 逻辑平台 台积电 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容编译自IEEE，谢谢。 中国科学家称，一块微芯片拥有近 6,000 个晶体管，每个晶体管只有三个原子厚，是迄今为止用 二维材料制成的最复杂的微处理器。 新器件采用半导体二硫化钼制成，这种材料由一层钼原子夹在两层硫原子之间构成。科学家们希 望，一旦硅材料无法继续发展，二硫化钼等二维材料能够使摩尔定律得以延续。 上海复旦大学微电子学院教授包文忠表示："尽管二维材料十多年来一直被广泛推崇，但其当前发 展的真正限制因素并非单一器件的性能，因为许多二维电子设备在实验室水平上已经运行良好。人 们之所以不断质疑二维材料的实用性，是因为缺乏可扩展、可重复且与工业流程兼容的集成技术体 系。" 这款名为RV32-WUJI的新微芯片拥有5931个采用现有CMOS技术制造的二硫化钼晶体管。研究人 员表示，相比之下，此前最大的二维逻辑电路由156个二硫化钼晶体管组成。鲍哲南表示，这些新 发现标志着"二维半导体材料从器件级实验室研究向系统级工程应用的转变，为后硅时代的半导体 技术提供了一种可行的替代方案"。 RV32-WUJI 搭 载 RISC-V 架 构 ， 能 够 执 行 标 准 ...

如果您希望可以时常见面，欢迎标星收藏哦~ IEEE IEDM 会议由 IEEE 电子器件学会主办，是全球规模最大、最具影响力的论坛，旨在展 示晶体管及相关微纳电子器件领域的突破性进展。 台积电研究人员发布了全球最先进的逻辑技术。这是该公司即将推出的 2 纳米 CMOS（即 N2） 平台，旨在实现人工智能、移动和高性能计算 (HPC) 应用的节能计算。与目前量产的最先进的逻 辑技术——台积电自主研发的 3 纳米 CMOS（N3）平台（于 2022 年底推出）相比，该平台在芯 片密度增加 1.15 倍以上的情况下，速度提升 15%（功耗降低 30%）。 全新 N2 平台采用 GAA 纳米片晶体管；中/后端线路互连，以及迄今为止密度最高的 SRAM 宏 （约 38Mb/mm²）；以及一个整体的、系统技术协同优化 (STCO) 架构，可提供出色的设计灵活 性。该架构包括可扩展的铜基重分布层和平坦钝化层（用于实现更佳性能、强大的 CPI 和无缝 3D 集成）；以及硅通孔 (TSV)（用于通过 F2F/F2B 堆叠传输电源/信号）。研究人员表示，N2 平台 目前处于风险生产阶段，计划于 2025 年下半年实现量产。 N2 ...

来源：内容编译自IEEE，谢谢。 中国科学家称，一块微芯片拥有近 6,000 个晶体管，每个晶体管只有三个原子厚，是迄今为止用 二维材料制成的最复杂的微处理器。 新器件采用半导体二硫化钼制成，这种材料由一层钼原子夹在两层硫原子之间构成。科学家们希 望，一旦硅材料无法继续发展，二硫化钼等二维材料能够使摩尔定律得以延续。 上海复旦大学微电子学院教授包文忠表示："尽管二维材料十多年来一直被广泛推崇，但其当前发 展的真正限制因素并非单一器件的性能，因为许多二维电子设备在实验室水平上已经运行良好。人 们之所以不断质疑二维材料的实用性，是因为缺乏可扩展、可重复且与工业流程兼容的集成技术体 系。" 这款名为RV32-WUJI的新微芯片拥有5931个采用现有CMOS技术制造的二硫化钼晶体管。研究人 员表示，相比之下，此前最大的二维逻辑电路由156个二硫化钼晶体管组成。鲍哲南表示，这些新 发现标志着"二维半导体材料从器件级实验室研究向系统级工程应用的转变，为后硅时代的半导体 技术提供了一种可行的替代方案"。 如果您希望可以时常见面，欢迎标星收藏哦~ RV32-WUJI 搭 载 RISC-V 架 构 ， 能 够 执 行 标 准 ...

AI Agent 领域也存在 scaling law，甚至还在加速。 2022 年 ChatGPT 刚发布时能够实现的代码任务差不多等同于人类耗时 30s 的任务，到今天， AI Agent 已经能够自主完成需要人类花费一个小时的 coding 任务。"任务长度"是一个相当直观地测量 AI Agent 能力变化的标准。 编译：haozhen 编辑：Siqi AI 独立研究机构 META 的数据分析发现，Agent 能够完成的任务长度正以指数级增长，大约每 7 个 月翻一倍，预计 2029 年 Agent 能够完成时长为 1 个工作月的任务。 有意思的是，最近这一趋势甚至还在加速，2024-2025 年 Agent 能完成的任务长度约每 4 个月翻一 倍，如果这种更快的趋势持续下去，Agent 可能在 2027 年就能完成长达一个月的任务。 本文是对 META、Forethought 和 AI Digest 研究对于 agent scaling law 的整理编译。AI 研究人员们认 为，AI scaling law 的终局是 AI agent 自主开发 AI agent，到了那个时候我们就会进入软件智能爆炸时 ...

当国内70%的IC企业聚焦Finfet工艺时，你的技术储备却还停留在28nm平面工艺？某头部企业HR透露： 掌握FinFET工艺的工程师薪资溢 价达35%！ 近两年来，不少芯片企业的项目招标明确要求需要具备 12nm及以上工艺项目经验 ！华为、TI、艾为等芯片行业大厂也在逐 渐做技术升级，FinFet将逐渐一步步替代平面工艺！比如华为最新发布的昇腾AI芯片就已采用了12nm的FinFET工艺，与台积电合作流片 之后，直接取代了早期28nm平面工艺方案。 随手一搜，现在的招聘网站上很多公司的模拟版图工程师的岗位要求里也都明确要求有FinFet项目经验！有FinFet项目经验者通常都会被优先考 虑，在求职找工作过程中能获得更大的优势和筹码！ 根据多家招聘平台数据，华为海思、艾为电子等企业自2023年起， 模拟版图工程师岗位明确要求12nm/7nm FinFET工艺项目经验 ，而 平面工艺相关岗位需求锐减70%。 之前，集成电路常见的制造工艺是CMOS工艺，但随着时代进步， 芯片工艺方面的发展趋势集中体现在持续的技术创新与进步，正朝着 更小的制程节点如12nm、7nm纳米乃至更精细尺度迈进，以此实现更高的集成度、更 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容来自imec，谢谢。 2025 年 3 月 20 日 -纳米电子和数字技术领域的世界领先研究和创新中心 Imec 和光学和光电行业 领先技术公司、微芯片生产关键部件供应商蔡司半导体制造技术公司 (SMT) 正在加强合作，利用最 先进的半导体技术和制造专业知识推进 imec 的 NanoIC 试验线，用于 2 纳米以下的研发。因此， 双方签署了战略合作伙伴协议 (SPA)。 为未来半导体制造技术开展紧密合作 签署的战略合作协议将延长 imec 与蔡司自 2019 年起建立的现有战略合作伙伴关系，直至 2029 年。蔡司 SMT 首席技术官兼管理团队成员Thomas Stammler解释说："我们非常高兴能够加强与 imec 的合作，与其强大的合作伙伴网络共同推动未来的半导体技术发展。"自 1997 年以来，imec 和蔡司半导体制造技术部门一直致力于开展各种联合项目，以进一步发展摩尔定律，该定律继续推 动微芯片和内存处理器性能的持续提升。imec 总裁兼首席执行官 Luc Van den hove 表示："对于尖 端半导体技术的研发，像蔡司这样的行业合作伙伴的 ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容编译自ucsb，谢谢。 加州大学圣巴巴拉分校的研究人员利用二维 (2D) 半导体技术，研发出新型三维 (3D) 晶体管，这是 半导体技术的重大进步。他们的方法为具有前所未有的微型化潜力的节能、高性能电子产品铺平了 道路。 "这一突破代表着我们朝着下一代晶体管技术迈出了重要一步，这种技术能够支持计算和人工智能应 用的快速发展，"电气与计算机工程教授、纳米电子学和二维材料领域知名专家 Kaustav Banerjee表 示。"通过将原子厚度的二维半导体集成到三维架构中，我们为性能提升、晶体管可扩展性和能源效 率开辟了新的可能性。" 班纳吉和他的团队的研究成果发表在《自然电子》杂志上。 突破晶体管小型化的极限 为了提高现有设备的性能并推动新技术的进步，选择的策略是将晶体管（现代电子产品的基本元 件）小型化，以便更密集地封装它们，并在相同尺寸的芯片上实现更多操作。 事实上，微型化领域一些最重要的进步已经促成了应变硅和高 k/金属栅极场效应晶体管 (FET) 的设 计和开发，这些晶体管解决了尺寸缩小难题并提高了性能。然而，就主流硅技术而言，晶体管只能 缩小到一定尺寸， ...

最近，台积电、英特尔和三星这些领先晶圆代工厂正在2纳米上开始激烈竞争。来自日本Rapidus也跃跃 欲试。从市场上的报道看来，几家巨头的技术各有千秋。虽然台积电实力雄厚，但追赶者（尤其是英特 尔不甘人后）。 如果您希望可以时常见面，欢迎标星收藏哦~ 然而，在2nm还没有大规模量产之际，市场上已经有了很多1纳米技术的新分享。我们综合一下，以飨 读者。 光刻机，未雨绸缪 众所周知，要发展先进工艺，光刻机是不可或缺的。在本周，ASML 和 Imec 本周宣布建立了一项为期 五年的合作伙伴关系，旨在使 Imec 的研究人员和开发人员能够使用 ASML 的最新工具。 报道指出，此举专注于 2nm 以下工艺技术，这些技术将需要 ASML 最新的光刻技术（包括高数值孔 径）、计量和检测工具。Imec 将确保来自学术界和各公司的工程师拥有用于研究的最新设备，而 ASML 将确保其工具被整合到尖端工艺技术中。 根据该合作伙伴关系，Imec 将获得 ASML 全面的先进晶圆制造设备 (WFE)，包括顶级 Twinscan NXT (DUV)、Twinscan NXE（具有 0.33 数值孔径光学器件的Low NA EUV 工具） ...

如果您希望可以时常见面，欢迎标星收藏哦~ 来源：内容编译自semiengineering，谢谢。 3D-IC 和小芯片的概念让整个行业兴奋不已。它可能标志着 IP 行业发展的下一个阶段，但到目 前为止，技术困难和成本限制了只有少数几家公司使用它。即使在这些公司中，他们似乎也没 有看到异构集成或重用带来的好处。 实现这一目标的尝试并不新鲜。"十年前，我们试图创建一种用于构建芯片的架构，"Marvell 技术副 总裁兼定制解决方案首席技术官 Mark Kuemerle 表示。"我们的目标是非常民主的，能够定义一种 结构，人们可以将多个芯片组合在一起以构建给定的功能。神奇的是，通过将这些较小的芯片组合 在一起，我们可以使用耗电少得多的接口。我们可以将过去庞大、耗电、复杂、昂贵的系统构建成 基于芯片的系统，从而提高整体效率。更重要的是，它可以节省大量的开发成本，并大大节省整体 芯片成本。但结果并非如此。我们最终的结果是，只有屈指可数的少数公司有能力开发芯片。" 那么为什么要这么做呢？其中一个主要驱动因素是，重要但不具差异化的内容数量不断增加。西门 子 EDA 中央工程解决方案总监 Pratyush Kamal 表示： ...